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CS4397
14
DS333F1
SWITCHING CHARACTERISTICS - CONTROL PORT
(TA = 25 °C; VD = 5.25 V to 3.0 Volts; Inputs: logic 0 = AGND, logic 1 = VD, CL = 30 pF)
Notes: 12. tspi only needed before first falling edge of CS after RST rising edge. tspi = 0 at all other times.
13. Data must be held for sufficient time to bridge the transition time of CCLK.
14. For FSCK < 1 MHz
Parameter
Symbol
Min
Max
Unit
SPI Mode
CCLK Clock Frequency
fsclk
-6
MHz
RST Rising Edge to CS Falling
tsrs
500
-
ns
CCLK Edge to CS Falling
(Note 12)
tspi
500
-
ns
CS High Time Between Transmissions
tcsh
1.0
-
s
CS Falling to CCLK Edge
tcss
20
-
ns
CCLK Low Time
tscl
66
-
ns
CCLK High Time
tsch
66
-
ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
(Note 13)
tdh
15
-
ns
Rise Time of CCLK and CDIN
(Note 14)
tr2
-
100
ns
Fall Time of CCLK and CDIN
(Note 14)
tf2
-
100
ns
CCLK Falling to CDOUT valid
tov
45
ns
t r2
t f2
t dsu t dh
t sch
t scl
CS
CCLK
t css
t csh
t spi
t srs
RST
t ov
CDIN
CDOUT
Figure 5. SPI Control Port Timing
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